2024知到网课 可编程逻辑器件及应用智慧树答案

第一章 单元测试

 

1、单选题：目前使用最为广泛的硬件描述语言是（）
A:C语言

B:汇编语言

C:Verilog HDL

D:Python编程语言

正确答案:【Verilog HDL
】

2、单选题：某组合逻辑电路的真值表如下：
则输出F的表达式为（）
A:

B:

C:

D:

正确答案:【
】

3、单选题：阅读如下程序：module myxor(a,b,c);
input a,b;
output c;
assign c=a^b;
endmodule
该程序完成的功能是（）
A:与门

B:非门

C:或门

D:异或门

正确答案:【异或门
】

4、单选题：下列关于Verilog HDL说法错误的是（）
A:利用Verilog HDL设计数字系统，可以采取自顶向下的设计思想

B:Verilog HDL语言设计电路时，提供了多种层次抽象的描述

C:Verilog HDL是世界上唯一的硬件描述语言

D:Verilog HDL的设计方法，因为其标准化，所以具有工艺无关性的优点

正确答案:【Verilog HDL是世界上唯一的硬件描述语言
】

5、单选题：下面缩写表示可编程逻辑器件的是（）
A:EDA
B:ASIC
C:PLD
D:VLSI
正确答案:【PLD】

第二章 单元测试

1、单选题：下列不属于数据流描述的特征的是（）
A:使用线网类型的变量

B:既可以描述组合逻辑电路又可以描述时序逻辑电路

C:用于描述组合逻辑电路

D:使用连续赋值语句

正确答案:【既可以描述组合逻辑电路又可以描述时序逻辑电路
】

2、单选题：在结构化描述中，调用系统内部门的时候，端口的顺序是（）
A:输入在前，输出在后

B:输出在前，输入在后

C:只需要填写输入

D:顺序可以任意

正确答案:【输出在前，输入在后
】

3、单选题：条件结构（比如if-else语句）和循环结构（比如for语句）可以用在（）
A:其他选项均可以

B:结构化描述

C:行为描述

D:数据流描述

正确答案:【行为描述
】

4、单选题：下列关于测试平台的说法，正确的是（）
A:在测试平台中可以不用调用被测模块

B:在测试平台中只能使用initial语句

C:在测试平台必须给出输入输出端口

D:测试平台的作用是给出测试信号的变化从而得到输出以验证电路的功能

正确答案:【测试平台的作用是给出测试信号的变化从而得到输出以验证电路的功能
】

5、单选题：在某测试平台中有如下语句：initial begin testa=0;
#10 testa=1;
$stop;
end
下列说法错误的是（）
A:$stop用于结束仿真过程

B:#50表示延时50个时间单位

C:initial语句用于变量的初始化

D:测试信号testa在上电时值为0，10个时间单位后变为1

正确答案:【$stop用于结束仿真过程
】

第三章 单元测试

1、单选题：在Verilog HDL中，下列标志符不合法的是（）
A:state0

B:9moon

C:signall

D:Not_Stack_0

正确答案:【9moon
】

2、单选题：关于Verilog HDL中的模块调用，下列说法错误的是（）
A:在语句“Mydesign design(port1,port2)；”中，被调用的模块名称为Mydesign

B:在模块调用时，端口是两个模块联系的通道

C:在模块调用时，必须严格按照模块定义的端口顺序来连接

D:在模块调用时，端口可以采用顺序相对应和形参实参相对应两种方式

正确答案:【在模块调用时，必须严格按照模块定义的端口顺序来连接
】

3、单选题：下列Verilog HDL语句中，数据类型定义与注释矛盾的是（）
A:reg [0:3] myreg; //myreg为4位寄存器类型变量

B:reg [15:0] memory; //memory为16位寄存器类型变量

C:wire [3:0] sat; //sat为4位线网类型变量

D:reg [1:5] areg; //areg为4位寄存器类型变量

正确答案:【reg [1:5] areg; //areg为4位寄存器类型变量
】

4、单选题：行为描述中被赋值的变量必须声明为（）
A:线网类型

B:参数类型

C:均有可能波

D:寄存器类型

正确答案:【寄存器类型
】

5、单选题：下列不属于端口类型说明关键字的是（）
A:output

B:duplex

C:inout

D:input

正确答案:【duplex
】

第四章 单元测试

1、单选题：已知a=1’b1，b=3’b001，那么{a,b}=（）
A:4’b0011

B:4’b1001

C:3’b001

D:3’b101

正确答案:【4’b1001
】

2、单选题：已知a=4’b11001，b=4’bx110，则下列计算正确的是（）
A:a&b=4’bxxxx

B:a&b=4’b0

C:a&&b=1’bx

D:a&&b=1’b1

正确答案:【a&&b=1’bx
】

3、单选题：已知a=4’b1001，则执行下面的语句之后：reg [5:0] f;
f=a＜＜2;
变量f的值为（）
A:6’b000111

B:6’b100111

C:6’b000100

D:6’b100100

正确答案:【6’b100100
】

4、单选题：已知变量a、b和c的位宽均为4，且a、b的初始值分别为4’b1001和4’b1010，程序中有如下语句：always @(a or b)
begin b＜=a;
c＜=b;
end
则在上电执行后，变量c的值为（）
A:4’b1001

B:4’bxxxx

C:4’b10xx

D:4’b1010

正确答案:【4’b1010
】

5、单选题：关于阻塞性过程赋值和非阻塞性过程赋值，下列说法正确的是（）
A:描述组合逻辑电路时，建议采用非阻塞性过程赋值

B:在Verilog HDL语句块内部，非阻塞性过程赋值的语句是并行执行的

C:描述时序逻辑电路时，建议采用阻塞性过程赋值

D:阻塞性过程赋值采用“＜=”符号，非阻塞性过程赋值采用“=”符号

正确答案:【在Verilog HDL语句块内部，非阻塞性过程赋值的语句是并行执行的
】

第五章 单元测试

1、单选题：已知a=4’bx010，则执行下面语句后，
if(a＞2) out=1;
else out=0;
out的值为（）
A:x

B:1

C:无法确定

D:0

正确答案:【0
】

2、单选题：在下面的语句中，
always @(a or b)
if(a＞b) q＜=1;
信号q经过综合后会形成（）
A:门电路

B:触发器

C:锁存器

D:连线资源

正确答案:【锁存器
】

3、单选题：某Verilog HDL的程序部分如下：reg [7:0] areg;
always @(in) begin num=0;
for(areg=in;areg;areg=areg＞＞1)
if(areg[0]==1) num=num+1;
end
若输入in=8’b10110011，则程序结束后，num的值为（）
A:5

B:3

C:2

D:4

正确答案:【5
】

4、单选题：仿真时执行下面的初始化语句：initial forever #30 clk=~clk;
执行完成后，得到的clk信号为（）
A:周期为30的方波

B:一直为x

C:一直为0

D:周期为60的方波

正确答案:【一直为x
】

5、单选题：某条件语句如下，已知变量count的值为4’b0011：if(count＜5) out=1;
else if(count＜7) out=2;
else out=3;
则执行条件语句后输出out的值为（）
A:2

B:3

C:x

D:1

正确答案:【1
】

第六章 单元测试

1、单选题：若a=9，执行下面语句；
$display(“Current value = %0b, a=%0d”, a,a);
显示的结果为（）
A:Current value = 1001, a=9

B:Current value = 0b1001, a=0d9

C:1001,9

D:Current value = 1001, a=09

正确答案:【Current value = 1001, a=9
】

2、单选题：若时间尺度定义为：`timescale 10ns/100ps，则下列说法正确的是（）
A:时间精度为100ps

B:时间精度为10ns

C:时间单位为1ns

D:时间单位为100ps

正确答案:【时间精度为100ps
】

3、单选题：某Verilog HDL的程序部分如下：always @(a or b)
out=a&b;
always @(b or c)
out=b^c;
已知a、b、c和out的位宽均为1，且a=c=1’b0，b=1’b1，则（）
A:语法有误

B:out=1’b0

C:out=1’b1

D:1’bx

正确答案:【语法有误
】

4、单选题：在Verilog HDL中，关于任务和函数，下列说法错误的是（）
A:一个任务可以调用别的任务和函数

B:任务和函数的定义和调用都在一个模块内部

C:任务和函数内部可以包含定时控制描述

D:一个函数至少需要一个输入，产生一个返回值

正确答案:【任务和函数内部可以包含定时控制描述
】