2024知到网课 EDA技术与应用智慧树答案

第一章 单元测试

1、多选题：硬件描述语言主要有哪些？（）
A:Verilog
B:VHDL
C:AHDL
D:SystemVerilog
正确答案:【Verilog;
VHDL;
AHDL;
SystemVerilog】

第二章 单元测试

1、单选题：下列不属于Verilog HDL算数运算符的是（）
A:=
B:-
C:+
D:%
正确答案:【=】

2、单选题：在verilog语言中，a=4b’1011，那么&a=（）
A:1b’0
B:1b’1
C:4b’1011
D:4b’1111
正确答案:【1b’0】

3、单选题：5’b10011＞＞2等于（）
A:7’b0010011
B:5’b11100
C:7’b0011100
D:5’b00100
正确答案:【5’b00100】

4、单选题：{4{a}}等于（）
A:{a}
B:{a,a,a,a}
C:{a;a;a;a}
D:{a:a:a:a}
正确答案:【{a,a,a,a}】

5、单选题：下列关于阻塞赋值运算（如b=a;）说法错误的是（）
A:在“always”模块中的reg型信号都采用此赋值方式
B:b的值在赋值语句执行完后立刻就改变的
C:赋值语句执行完后，块才结束
D:在沿触发的always块中使用时，综合后可能会产生意想不到的结果
正确答案:【在“always”模块中的reg型信号都采用此赋值方式】

第三章 单元测试

1、判断题：假设design为TOP.v，顶层模块名为TOP；TestBench为TOP_TB.v，顶层模块名为TOP_TB，则完整写出Modelsim仿真该设计所用命令为vlib mywork（）
A:错
B:对
正确答案:【错】

2、多选题：常见的数字仿真器有（）
A:Iverilog
B:Modelsim
C:VCS
D:IUS
正确答案:【Iverilog;
Modelsim;
VCS;
IUS】

3、判断题：Modelsim中，为禁用其优化，可以在命令行上添加-novopt选项。（）
A:错
B:对
正确答案:【对】

4、判断题：vsim仿真时，是从物理库开始查找模块。（）
A:错
B:对
正确答案:【错】

5、判断题：目前modelsim可以在包含中文的路径中正常执行。（）
A:对
B:错
正确答案:【错】

第四章 单元测试

1、单选题：EPF10K20TC144-4具有（）个管脚
A:15
B:84
C:不确定
D:144
正确答案:【144】

2、判断题：FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。（）
A:错
B:对
正确答案:【对】

3、判断题：FPGA基于SRAM结构，每次上电后需要一次配置。（）
A:错
B:对
正确答案:【对】

4、单选题：大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（）实现其逻辑功能。
A:输入缓冲
B:输出缓冲
C:查找表（LUT）
D:可编程乘积项逻辑
正确答案:【查找表（LUT）】

5、单选题：CPLD的可编程是主要基于什么结构（）。
A:ROM可编程
B:与或阵列可编程
C:PAL可编程
D:查找表（LUT）
正确答案:【与或阵列可编程】

第五章 单元测试

1、单选题：IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）
A:软IP
B:固IP
C:硬IP
D:其余都对
正确答案:【软IP】

2、单选题：综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。
A:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
B:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
D:综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
正确答案:【综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。】

3、单选题：基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→时序仿真→编程下载→硬件测试。
A:逻辑综合
B:功能仿真
C:配置
D:时序仿真
正确答案:【功能仿真】

4、单选题：（）是EDA设计流程的关键步骤。
A:设计输入
B:综合
C:适配
D:测试
正确答案:【综合】

5、单选题：在EDA中，IP的中文含义是（）
A:在系统编程
B:知识产权核
C:没有特定意义
D:网络供应商
正确答案:【知识产权核】

第六章 单元测试

1、多选题：仿真中，下述clk信号值变化，将触发上升沿事件的有：（）。
A:0Z
B:XZ
C:Z1
D:01
正确答案:【0Z;
Z1;
01】

2、判断题：由nand门可构建出所有数字逻辑。（）
A:错
B:对
正确答案:【对】

3、判断题：Latch是边沿敏感，DFF是电平敏感。（）
A:错
B:对
正确答案:【错】

4、判断题：always@()语法中，敏感列表不完整，可能导致仿真与综合结果不一致。 （）
A:对
B:错
正确答案:【对】

5、判断题：DFF是Verilog语言的内建原语，可以直接例化使用。 （）
A:错
B:对
正确答案:【错】

第七章 单元测试

1、单选题：关于TestBench的描述，错误的是（）
A:TestBench可以不含验证待测电路输出信号正确性的功能
B:TestBench使用硬件描述语言进行编写，可被综合成硬件电路
C:TestBench功能包括为待测电路的输入产生激励
D:TestBench既可以用来验证电路的功能，也可以用来验证电路的时序
正确答案:【TestBench使用硬件描述语言进行编写，可被综合成硬件电路】

2、单选题：关于系统任务的说法，错误的是（）
A:$display可用来输出信号的即时数值
B:$write用